Cdr回路

Abstract

<P>PROBLEM TO BE SOLVED: To provide a CDR (clock data recovery) circuit that is instantaneously synchronized with input data without control signal from MAC (media access control) and generates a reproduction clock with high frequency stability and low jitter. <P>SOLUTION: The CDR circuit includes: a gating circuit 10 that outputs a pulse when input data 4 is switched; a VCO 11 that outputs a reproduction clock 7 synchronized with the input data 4 by adjusting the phase of the reproduction clock 7 so as to be synchronized with the output pulse of the gating circuit 10; a flip-flop 3 that identifies the input data 4 on the basis of the reproduction clock 7; and a band-pass filter 40 provided between the gating circuit 10 and the VCO 11 to allow a signal of a desired data rate frequency passes. <P>COPYRIGHT: (C)2011,JPO&INPIT
【課題】MACからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。 【解決手段】CDR回路は、入力データ4が遷移したときにパルスを出力するゲーティング回路10と、ゲーティング回路10の出力パルスのタイミングに合うように再生クロック7の位相を調整することにより、入力データ4とタイミングの合った再生クロック7を出力するVCO11と、入力データ4のデータ識別を再生クロック7に基づいて行うフリップフロップ3と、ゲーティング回路10とVCO11との間に設けられた、所望のデータレート周波数の信号を通過させるバンドパスフィルタ40とを備える。 【選択図】 図1

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